verilog2vhdl

verilog2vhdl є утиліта, яка була розроблена для тих, хто хоче перетворити існуючий дизайн Verilog в NBSP VHDL і ,. Генерується VHDL не може працювати як є, і може знадобитися деякий ручну корекцію для забезпечення відповідності типів даних VHDL. Цей проект був розроблений в Java (1.6.x) для того, щоб зробити його незалежним від платформи і в комплекті у вигляді виконуваного файлу JAR. Натисніть тут, щоб завантажити цей безкоштовний перекладач для платформи Linux і натисніть тут, щоб завантажити його Windows.
Застосування:
verilog2vhdl -в simple_and.v Печі simple_and_top від'їзду simple_and.vhd
АБО Ж
Java-банку $ EDAUTILS_ROOT / Lib / verilog2vhdl.jar -в simple_and.v Печі simple_and від'їзду output.vhd
Є інші комутатори, як -only_entity створити тільки об'єкт correspomding на вказаний зверху. Крім того, існує -only_component створити компонент декларації, відповідний вказаною модуля

Вимоги :.

• Java 2 Standard Edition Runtime Environment